詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.4 以前の問題により、インテル Agilex® FPGA I/O フェーズロック・ループ (PLL) がリコンフィグレーション後にハードウェアで最適に動作しない場合があります。
この問題は、リコンフィグレーション時に発生することがあります。MIF はプラットフォーム・デザイナーを使用して生成されます。帯域幅制御、チャージポンプ、リップルキャップの設定は、インテル Agilex 7 デバイスではなく、インテル® Stratix® 10 個のデバイス向けに®構成されています。
この問題は、I/O バンクとファブリック給電 PLL の両方に影響しますが、他のデバイスファミリーには影響しません。
解決方法
この問題を回避するには、インテル Agilex®・クロッキングおよび PLL ユーザーガイド に従って、帯域幅制御、チャージポンプ、およびリッペキャップ設定を手動で設定します。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。