記事 ID: 000089161 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/01/07

複数の物理機能または SR-IOV が有効になっている場合、P タイル Avalon® インテル® FPGA IP ストリーミングの PCI Express VirtIO コンフィグレーション・レジスターへのアクセスで予期しない結果が返されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 および 21.4 の問題により、以下のハード IP モードを選択すると、PCI Express VirtIO コンフィグレーション・スペース・レジスターのコンフィグレーション書き込みまたは P タイル®への読み取り Avalon・ストリーミング・インテル® FPGA IPが予期せぬ結果を返す場合があります。

  • Gen4x16、インターフェイス - 512 ビット (PLD クロック周波数: 175/200/225/250 MHz)
  • Gen4x8、インターフェイス - 512 ビット (PLD クロック周波数: 175/200/225/250 MHz)
  • Gen4x8、インターフェイス - 256 ビット (PLD クロック周波数: 175/200/225/250 MHz)
解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.1 以降で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 DX FPGA

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