記事 ID: 000089153 コンテンツタイプ: エラッタ 最終改訂日: 2022/01/13

IEEE 1588 および RS-FEC が有効になっている 25G イーサネット・インテル® Stratix® 10 FPGA IP が+/-5 ns のタイムスタンプ精度を達成できない場合があるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    25G イーサネット・インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以前の問題により、RS-FEC アライメント・マーカーの近くで SOP が主張されたパケットの RX タイムスタンプが 4 クロックサイクルシフトされている可能性があります。

その結果、生成されたタイムスタンプの精度エラーは約 10 ns になります。

この問題は、25G イーサネット・インテル® Stratix® 10 FPGA Intellectual Property (IP) で IEEE 1588 と RS-FEC の両方が有効になっている場合に発生します。

解決方法

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以前では、この問題の回避策はありません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.4 以降修正されています。

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インテル® Stratix® 10 FPGA & SoC FPGA

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