詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.3 および 21.4 の問題により、インテル Agilex 7 デバイスを使用する® F タイル JESD204C インテル® FPGA IPを含むデザインは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの「サポート・ロジック生成」フェーズに合格しません。
このエラーは、選択したデータレートが 64 で割り切れない場合に発生します。
解決方法
この問題を回避するには、64 で割り切れる JESD204C IP のデータレートを選択します。
これが実用的でない場合は、以下の式を使用してシステム PLL 出力周波数を選択する必要があります。
システム PLL 出力周波数 = (データレート / 32) * 2
結果として得られるシステム PLL の出力周波数は、システム PLL 仕様に従って 1 GHz 以下でなければなりません。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。