記事 ID: 000088867 コンテンツタイプ: エラッタ 最終改訂日: 2024/11/23

PTP が有効で FHT PMA タイプ搭載の F タイル・イーサネット FPGA ハード IP が、ハードウェア上で o_rx_pcs_ready をアサートできないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディション v21.4 の問題により、FHT PMA タイプの F タイル・イーサネット FPGA ハード IP がハードウェアで o_clk_rec_div (RX リカバリークロック) を出力できません。

    高度なタイムスタンプ精度モードでは o_clk_rec_div クロックが必要なため、IP はリンクを確立できず、 o_rx_pcs_ready はアサートされません。

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.4 でこの問題を回避するには、o_clk_rec_div クロックを必要としない、基本的なタイムスタンプ精度モードを選択します

    追加情報

    この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 22.1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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