記事 ID: 000088831 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/12/31

レシーバー FIFO を読み取らずに、インテル® FPGA 16550 互換 UART コアの文字タイムアウト割り込みがディ表明されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア
    16550 互換 UART インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 20.1 以前およびインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョンで問題が発生したため、レシーバー FIFO を読み取らずに 16550 互換 UART コアインテル® FPGAのキャラクター・タイムアウトの割り込みがデアサートされる場合があります。その結果、Nios® II・プロセッサーの割り込み実行命令がハングします。

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 21.1 以降修正され、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

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