インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.4 以前の問題により、プラットフォーム・デザイナーが生成する HDL コードは、SystemVerilog HDL インターフェイスの入力ポートが終了した場合、不正です。
たとえば、次の設定を適用するとします。
add_interface_port avalon_スレーブ・アドレス・アドレス入力 10
set_port_propertyアドレス終了が true
set_port_propertyアドレスTERMINATION_VALUE 0xFFFFF
プラットフォーム・デザイナーは、不正な HDL コードを生成します。
my_ip my_ip_0 (
.bus (my_ip_0_bus)
.address (10'b111111111111)
);
readdata = my_ip_0_bus.readdata を割り当てます。
my_ip_0_bus.address = アドレスを割り当てます。
my_ip_0_bus.write = write を割り当てます。
my_ip_0_bus.writedata = 書き込みデータを割り当てます。
この問題を回避するには、生成された HDL ファイルを手動で編集します ( <my_ip>/synth/<my_ip>.v の下にあります):
my_ip my_ip_0 (
.bus (my_ip_0_bus)
.address (10'b111111111111)
);
readdata = my_ip_0_bus.readdata を割り当てます。
my_ip_0_bus.address = アドレスを割り当てます。
my_ip_0_bus.write = write を割り当てます。
my_ip_0_bus.writedata = 書き込みデータを割り当てます。
アドレスを割り当てる = 10'b11111111111;
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ソフトウェア・バージョン 22.1 以降で修正されています。