記事 ID: 000088638 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/12/16

PCI Express* ハード IP の インテル® FPGA P タイル Avalon® ストリーミング IP が、Avalon® ストリーミング TX インターフェイスのパリティーバイトを使用しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® FPGA P タイル Avalon® PCI Express* ハード IP のストリーミング IP は、データバス・パリティー保護機能のバイトパリティーを自動的に生成します。以下の信号に提供されるパリティーバイトは、データバス・パリティー保護機能のために、インテル® FPGA P タイルAvalon®ストリーミング IP for PCI Express* ハード IP では使用されません。

     

    シグナル名:

    tx_st_data_par_i

    tx_st_hdr_par_i

    tx_st_tlp_prfx_par

    解決方法

    この情報は、pci Express* 向けインテル® FPGA P タイル Avalon®・ストリーミング IP ユーザーガイドの 21.4 リリースに含まれています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Stratix® 10 DX FPGA

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