記事 ID: 000088598 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/04/18

固定レート・リンク (FRL) モードが無効になっている場合、HDMI インテル® FPGA IP デザイン例のテストベンチに誤ったソース一般制御パケット (GCP) 設定が含まれるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以前のバージョンの問題により、HDMI インテル® FPGA IP のデザイン例のテストベンチにソース一般制御パケット (GCP) の設定が間違っています。この問題は、固定レート・リンク (FRL) モードが無効になっている場合に発生します。

解決方法

現在のバージョンの インテル® Quartus® Prime Edition ソフトウェアでこの問題を回避するには、ファイル bitec_hdmi_tb.v の「tx_gcp_data」パラメーターを「{4'b1000,BPP}」から「{4'b0001,BPP}」に変更します。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 以降修正されています。

関連製品

本記事の適用対象: 3 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。