記事 ID: 000088423 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/01/06

「データパス・クロッキング・モード」が「PMA」に設定されている複数の PMA レーンバリアントが少なくとも 1 つある場合、F タイル PMA/FEC ダイレクト PHY インテル® FPGA IPデザインのサポートロジック生成ステージでのコンパイルが失敗する理由は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    トランシーバー PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 の問題により、デザインに「データパス・クロッキング・モード」が「PMA」に設定された PMA レーンバリアントが少なくとも 1 つある場合、「エラー (21842): Solver 失敗したソリューション」メッセージが表示された Support-Logic Generation ステージでのコンパイルに失敗します。

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.1 以降で修正されています。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.4 以前でこの問題を回避するには、複数の PMA レーンバリアントを 1 チャネルバリアントの複数インスタンスに置き換えてください。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。