HDMI インテル® FPGA IPは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以前のインテル® Stratix® 10 L または H タイル・トランシーバー・デバイスで使用している場合、有効なビデオを送信していないときに高周波クロック・パターンを送信すると、一時的にビデオロックが失われる可能性があります。
インテル® Stratix® 10 L または H タイル・トランシーバー・デバイス向け HDMI インテル FPGA IPは、コア・ファブリック HDMI インテル FPGA IPでワード・アライメントを実行します。インテル® Stratix® 10 L または H タイル・トランシーバー・ネイティブ PHY IP ワードアライナーは、インテル Stratix 10 L または H タイルデバイスを対象としたものではありません。これは、通常ビデオストリームに存在してはならない0xAAAAAのワード・アライメント・パターンで構成されています。ただし、一部のサードパーティー製ビデオソースでは、有効なビデオトラフィックを送信しない場合、クロックパターンを送信する場合があります。
インテル Stratix 10 L または H タイル・トランシーバー・ネイティブ PHY IP ワードアライナーとコア・ファブリック HDMI インテル FPGA IP Word Aligner の組み合わせアクションにより、受信した信号がクロックパターンから有効なビデオに移行すると、HDMI インテル FPGA IPのビデオロックの瞬間的な取得、損失、再取得が発生する可能性があります。
この問題を回避するには、ビットスリップ・モードで インテル® Stratix® L または H タイル・トランシーバー・ネイティブ PHY IP ワードアライナーを構成し、rx_bitslipポートを「0」に接続して、フォルスワード・アライメントを防止します。rx_bitslipポートを追加して「0」に接続するには、クリアテキストコードを編集する必要があります。
この問題は、今後のバージョンのインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションで修正される予定です。