PCI Express* の R タイル・Avalon®・ストリーミングの TX インターフェイス インテル® FPGA IPが TLP の送信に失敗する理由

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.1 の問題により、PCI Express* の R タイル・Avalon®・ストリーミング・インテル® FPGA IPは TX インターフェイス・ロジックをリセットできません。

その結果、PCI Express* TX インターフェイス向け R タイル Avalon® ストリーミング・インテル® FPGA IPは、正しく初期化されず、トランザクション・レイヤー・パケット (TLP) を送信できなくなります。

この問題を回避するには、インテル® Quartus® Prime ソフトウェア設定ファイル (QSF) に以下の割り当てを追加します。

set_instance_assignment -name SYNCHRONIZER_IDENTIFICATION FORCED -to *|rnr_pcie_reset_ctrl_inst|p0_pld_link_req_rst_reg
set_instance_assignment -name SYNCHRONIZATION_REGISTER_CHAIN_LENGTH 1 -to *|rnr_pcie_reset_ctrl_inst|p0_pld_link_req_rst_reg

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以降で修正されています。