記事 ID: 000088074 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/12/07

インテル® Stratix® 10 DX デバイスの P タイル未使用のトランシーバー・チャネルは、パフォーマンスの低下を防止する必要がありますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP+
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 DX デバイスの P タイル未使用のトランシーバー・チャネルは、パフォーマンス低下を防止する必要がありますか?

    解決方法

    いいえ、インテル® Stratix® 10 デバイス P タイル未使用のトランシーバー・チャネルは、パフォーマンスの劣化を防止する必要はありません。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Stratix® 10 DX FPGA

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