記事 ID: 000088023 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/11/11

インテル® Stratix® 10 1SX040、1ST040、1SG040 デバイスのタイミングモデルは正しいですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

いいえ、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.2 以前のバージョンの問題により、インテル® Stratix® 10 1SX040、1ST040、1SG040 デバイスのタイミング・モデルが正しくない。これは、垂直配線配線 (C2/C3/C4/C16) のタイミングモデルが誤って計算されるためです。エラーの範囲はパス当たり数psから50psまでで、最悪の配線では最悪の角に 150ps の範囲です。この問題は、10 1SX040 (GX/SX H タイル) / 1SG040 (TX E タイル) デバイスインテル® Stratix®のみに影響します。

解決方法

デバイス 1ST040xxxx (TX E タイル) を使用しているプロジェクトでこの問題を回避するには、インテル® Quartus® Prime ソフトウェアのバージョンに従ってパッチをダウンロードしてインストールします。

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v20.1 用パッチ 0.60:

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v20.2 用パッチ 0.57:

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v20.3 用パッチ 0.74:

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v20.4 用パッチ 0.43:

デバイス 1ST040xxxx (TX E タイル) または 1SX040xxx (GX/SX H タイル) を使用しているプロジェクトでこの問題を回避するには、インテル® Quartus® Prime ソフトウェアのバージョンに従ってパッチをダウンロードしてインストールします。

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.1 用パッチ 0.50:

インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.2 用パッチ 0.30:

パッチをインストールしたら、次の操作を実行します。

  1. 実行前.sta.rptを保存してください。
  2. コマンドラインで–force_dat <>quartus_sta実行します。
  3. 負のスラックがある場合は、デザインを再コンパイルします。

この問題は、一覧に表示されているデバイスのタイミングモデルにのみ影響します。その他のインテル® Stratix® 10 デバイスは影響を受けません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.3 から修正されています。

 

関連製品

本記事の適用対象: 3 製品

インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。