記事 ID: 000088011 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/06/18

Agilex™ 7 FPGA デバイスが構成または再構成に失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降の問題により、デバイス・コンフィグレーション中にシステム PLL 0 またはシステム PLL 2 に不安定なクロック信号が印加された場合、インテル® Agilex™ 7 FPGA デバイスはコンフィグレーションに失敗することがあります。

解決方法

この問題を回避するには、デザインで使用されている F タイル・システム PLL 0 およびシステム PLL 2 のリファレンス・クロック信号が正しく、安定していることを確認してください。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

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