詳細
バージョン 20.1 以前のバージョンの インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションの問題により、Verilog HDL/VHDL ファイルからシンボルを作成するときに膻部が削除されることがあります。これは、合成中にインテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションがコードを解析して、嬏箱を保存しない文字列にするためです。
この問題が発生する可能性のあるコード例:
モジュール例#(
パラメーター整数 parameter_1 = 4
パラメーター整数 parameter_2 =2
パラメーター整数 parameter_3 = 8
)
(
入力 clk、
入力 rst,
出力ロジック [((parameter_1* ( parameter_2 + parameter_3 )) - 1) : 0] word_o)
合成中、出力ロジックword_oは.bsf ファイル内の次の文字列として解析されます。
[parameter_1* parameter_2 + parameter_3 - 1: 0]
解決方法
この問題を回避するには、テキスト・エディターを使用してブロック・デザイン・ファイル上で生成されたシンボルを編集して孕を含めます。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 21.1 以降修正されています。