記事 ID: 000087813 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/03/22

インテル Agilex 7 FPGAを対象とした PCI Express* 向け インテル® FPGA P タイル・Avalon®・ストリーミング IP デザイン例では、最小パルス幅違反が示されているのはなぜですか? (参考訳: P タイル®・ストリーミング IP は、なぜでしょうか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • アプリケーション 例 PCI Express* の Avalon ストリーミング・ハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.2 以前の問題により、インテル Agilex 7 FPGAを対象とする® PCI Express 向け インテル® FPGA P タイル・Avalon®・ストリーミング IP のデザイン例を使用すると、最小パルス幅違反が発生する可能性があります。

    解決方法

    この問題は、インテル® Quartus® Prime エディション・ソフトウェア 21.3 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA

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