記事 ID: 000087808 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/11/28

FPGA プログラミング・ファイルを読み込んだ後で、PCI Express の F タイルAvalon®ストリーミング・インテル® FPGA IPを列挙できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express の F タイル Avalon® ストリーミング・インテル® FPGA IPは、FPGAプログラミング・ファイルをロードした後、FPGAイメージ構成時間が PCI Express のパワーアップからアクティブへの 100ms の要件を超えたために列挙されないことがあります。

    解決方法

    この問題を回避するには、FPGAが正常に構成されたら PCI Express リンクを再列挙するか、FPGA が構成されるまで PC ブート プロセスを一時停止します。この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。