インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以前では、外部フェーズロック・ループ (PLL) モードで LVDS SERDES FPGA IP を含むデザインをコンパイルすると、このエラーが表示されることがあります。
このエラーは、Quartus 設定ファイル (QSF) で IOPLL FPGA IP の上に LVDS SERDES FPGA IP がリストされている®場合に発生します。
このエラーを回避するには、Quartus® 設定ファイル (QSF) で、IOPLL FPGA IP が LVDS SERDES FPGA IP の上にリストされていることを確認してください。
より有用なエラーメッセージは、Quartus® Prime Pro Editionソフトウェアの将来のリリースに追加される予定です。