F タイル・イーサネット・インテル® FPGA Hard IPと PTP バリアントと F タイル PMA Direct PHY バリアントの組み合わせを使用している場合、デザインがインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの「サポート・ロジック生成」フェーズに合格しないのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、F タイル・イーサネット・インテル® FPGA Hard IPと PTP バリアントと F タイル PMA Direct PHY バリアントの組み合わせは、次のエラーメッセージ「Error (21842): Solver がソリューションを見つけられなかった」というエラーメッセージで、インテル® Quartus® Prime Pro の「サポートロジック生成」フェーズに失敗します。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 でこの問題を回避するには、次の手順を実行します。

1. / synth ディレクトリーに移動します。
2. "directphy_f_hip.sv" ファイルを開きます。
3. 次の行を次の行から変更します。

a. localparam local_bb_f_ehip_e400g_ptp0_aib2_div2_clk = bb_f_ehip_e400g_ptp0_aib2_div2_clk。

b. localparam local_bb_f_ehip_e400g_ptp1_aib2_div2_clk = bb_f_ehip_e400g_ptp1_aib2_div2_clk。

宛先：

a. localparam local_bb_f_ehip_e400g_ptp0_aib2_div2_clk = "__BB_DONT_CARE__";

b. localparam local_bb_f_ehip_e400g_ptp1_aib2_div2_clk = "__BB_DONT_CARE__";  

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.4 以降で修正されています。