記事 ID: 000087757 コンテンツタイプ: エラッタ 最終改訂日: 2023/09/04

IEEE* 1588 PTP、またはオートネゴシエーション(AN)とリンクトレーニング(LT)、あるいはその両方の機能が有効になっている場合、Questa* インテル® FPGA EditionのFタイルイーサネットインテル® FPGA Hard IPシミュレーションでo_rx_pcs_fully_aligned信号がアサートされないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro Editionソフトウェア・バージョン 21.3 の問題により、F タイル・イーサネット・インテル® FPGA Hard IPが Questa* インテル® FPGA Edition シミュレーション環境を適切に設定しません。

    F タイル・イーサネット・インテル® FPGA Hard IPでは、Questa* インテル® FPGA Edition シミュレーターにはない、環境設定のためのマクロ定義サポートが必要です。

    その結果、 o_rx_pcs_fully_aligned 信号はアサートされず、シミュレーションは RX リセットシーケンスを完了できません。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.1 以降の Questa* インテル® FPGA エディション・シミュレーション OEM を使用して、F タイル・イーサネットインテル® FPGA Hard IP PTP シミュレーションを実行できます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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