記事 ID: 000087743 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/09/29

インテル® Stratix® 10 高帯域幅メモリー (HBM2) インターフェイス・インテル® FPGA IPのどの信号を使用して、AXI バス・インターフェイスとの対話を安全に開始できるかを判断する必要がありますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 広帯域メモリー (HBM2) インターフェイス・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 高帯域幅メモリー (HBM2) インターフェイス・インテル® FPGA IPを使用すると、キャリブレーション中に AXI wready Signal がアサートされる場合がありますが、まだ安全にやり取りできません。AXI バス・インターフェイスとの対話を開始する前に 、local_cal_success 信号が Asserted になるまで待つ必要があります。

    解決方法

    この情報は、インテル® Stratix® 10 高帯域幅メモリー (HBM2) インターフェイス・インテル® FPGA IP・ユーザーガイドの今後のリリースに含まれる予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 NX FPGA

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