クリティカルな問題
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.2 の問題により、IEEE 1588 PTP 設定が有効で FEC モード設定が「なし」以外の値に設定されている場合、F タイル・イーサネット・インテル® FPGA Hard IPはシミュレーション環境を正しく設定しません。その結果、 o_rx_pcs_fully_aligned 信号はインサーティブされず、シミュレーションは RX リセット・シーケンスを完了できません。
インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.2 でこの問題を回避するには、次の手順に従ってください。
- シミュレーション・スクリプトに次の 40000 オプションを追加します。
+define+SKIP_SIM_MODEL_LOG2_MRK - 定義 シミュレーション・テストベンチの F タイル・イーサネット・インテル FPGA Hard IP・インスタンスへの次の階層パス:
'define QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_A。例として、次の階層パスを参照 してください:eth_f_hw__tiles.z1577a_x0_y166_n0
B。 <> の位置は、インテル Quartus Prime 開発ソフトウェア・プロ・エディションで「Support-Logic Generation」ステップを実行した後にプロジェクトフォルダーに表示される、関連する生成ファイル__z1577a_< __z1577a_.mif のファイル名にあります。
c. 代替として、チッププランナーを使用して、F タイル・イーサネット・インテル FPGA Hard IP・インスタンスの配置場所を確認できます。この手順では、チップ・プランナーを開く前にフィッターの「場所」ステップを実行する必要があります。
- シミュレーション・テストベンチでLOG2_MRKパラメーター値を定義します。
A。25G および 100G F タイル・イーサネット・インテル FPGA Hard IP構成の場合、テストベンチに次のパラメーター定義を追加します。
defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy。LOG2_MRK = 5。
B。50G、200G、400G F タイル・イーサネット・インテル FPGA Hard IP構成の場合、テストベンチに次のパラメーター定義を追加します。
defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy。LOG2_MRK = 6。
注 1:
この回避策の実装例については、IEEE 1588 PTP + FEC シミュレーション・デザイン例の F タイル・イーサネット・インテル® ハード IP を参照してください。この回避策で説明されている変更は、次のファイルにあります。
VCS* および VCS MX* シミュレーション・スクリプトは、次のパスにあります。
/example_testbench/run_vcs.sh
ModelSim* および Questa* シミュレーション・スクリプトは、次のパスにあります。
/ example_testbench / run_vsim.do
シミュレーション・テストベンチ・ファイルは次のパスにあります。
/example_testbench/basic_avl_tb_top.sv
Quartus 生成__z1577a_<>.mif ファイルは次のパスにあります。
/hardware_test_design/__z1577a_<>.mif
IEEE 1588 PTP を使用した F タイル・イーサネット・インテル FPGA Hard IPのデザイン例は、デフォルトでターゲット<>をシミュレーション・テストベンチで x0_y0_n0に 設定します。Tile x0_y0_n0 が存在しない、または選択した Tile がないシステムデザインでは、testbench で定義 されている<> 値を手動で変更する必要があります。
注 2:
パラメーター ・LOG2_MRK のデフォルト値は、IEEE 1588 PTP および FEC が有効になっていない F タイル・イーサネット・インテル FPGA Hard IPタイプでは 4 に設定されています。
インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.2 は、F タイル全体で 1 つの LOG2_MRK パラメーター値のみをサポートします。異なる LOG2_MRK 値を必要とする F タイル・イーサネット・インテル FPGA Hard IPの複数インスタンスを 1 つの F タイル上に配置したデザインで作業する場合、シミュレーションは、 パラメーター が正しく設定された F タイル・イーサネット・インテル FPGA Hard IP LOG2_MRK ・インスタンスの結果を取得するLOG2_MRK値ごとに繰り返す必要があります。
間違ったLOG2_MRKパラメーター値を持つ F タイル・イーサネット ・インテル FPGA Hard IP ・インスタンスは期待通りに動作しません。
注 3:
マルチタイル・システム設計のシミュレーションでは、回避策のステップ 2 とステップ 3 が、IEEE 1588 PTP および FEC が有効になっている F タイル・イーサネット・インテル FPGA Hard IPに関連付けられたタイルにのみ実装されていることを確認してください。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 以降で修正されています。