記事 ID: 000087568 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/01/31

クロック制御 インテル® FPGA IP コアのクロック出力分割機能を使用すると、タイミング・アナライザーで警告が発生します。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

クロック制御 インテル® FPGA IP コアの クロック出力分割 機能を使用すると、タイミング・アナライザーに次の警告が表示されます。

_intelclkctrl_.sdc(293): |intelclkctrl_0|clkdiv_inst|clock_div1/2/4 をピンと一致できませんでした

この警告は、IP コアで clock_div1x、 clock_div2x、または clock_div4x が有効になっているが、デザイン内で物理的に接続されていない場合に発生する可能性があります。

 

解決方法

この警告は、クロックが意図的に影響を受けない場合は、無視しても問題ありません。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix®

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。