記事 ID: 000087550 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/02/10

分散セクターレベル・ベースのクロックゲートを実装した後、タイミングが低下する原因は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • クロック制御インテル® Stratix10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 または インテル® Agilex™ 7 デバイスでの分散型セクターレベル・ベースのクロックゲートでは、1 つのクロックセクターから別のクロックセクターに交差するすべてのパスに Hyper-Retiming の制限が発生し、パフォーマンスが低下する可能性があります。したがって、分散セクター・レベル・ベースのクロックゲートは、高周波クロックドメインや、複数のクロックセクターにわたって実装され、Hyper-Retiming に依存する大規模なデザインでは推奨されません。

    解決方法

    この Hyper-Retiming の制限は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで削除される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Agilex™ FPGA & SoC FPGA

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