記事 ID: 000087550 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/02/10

分散セクターレベル・ベースのクロックゲートを実装した後、タイミングが低下する原因は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    クロック制御インテル® Stratix10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Stratix® 10 または インテル® Agilex™ 7 デバイスでの分散型セクターレベル・ベースのクロックゲートでは、1 つのクロックセクターから別のクロックセクターに交差するすべてのパスに Hyper-Retiming の制限が発生し、パフォーマンスが低下する可能性があります。したがって、分散セクター・レベル・ベースのクロックゲートは、高周波クロックドメインや、複数のクロックセクターにわたって実装され、Hyper-Retiming に依存する大規模なデザインでは推奨されません。

解決方法

この Hyper-Retiming の制限は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで削除される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。