記事 ID: 000087495 コンテンツタイプ: エラーメッセージ 最終改訂日: 2022/04/18

PTP バリアントで 10GE-1 を使用する F タイル・イーサネット・インテル® FPGA Hard IPのデザイン例が、カスタムシステム PLL 周波数を使用する際に「サポートロジック生成」フェーズに合格しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.2 の問題により、F タイル・イーサネット・インテル® FPGA Hard IPのデザイン例では、インテル Quartus Prime ソフトウェアの「サポート・ロジック生成」フェーズに合格できません。

    次のエラーメッセージは、PTP 対応バリアントで 10GE-1 と 903.125MHz などのカスタム・システム・フェーズロック・ループ (PLL) 周波数を使用した場合に発生します。

    「Error (21842): Solver がソリューションを見つけられなかった」

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.2 でこの問題を回避するには、PTP バリアントで 10GE-1 を使用する際に、デフォルトのシステム PLL 周波数 805.664062MHz を選択します。

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 以降修正されています。

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    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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