記事 ID: 000087358 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/05/04

別のトップレベルの別のプロジェクトからエクスポートされた 10 個のパーティションインテル® Stratix®コンパイルできないのはなぜですか?

環境

  • インテル® Stratix® 10 FPGA & SoC FPGA
  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Due to a problem in Intel® Quartus® Prime Pro software version 18.0 or earlier, when two partitions are compiled in two different projects with top_level_1.sv and top_level_2.sv, and are reused using the QDB_FILE_PARTITION assignment into a third project with top_level_3.sv you will see the following Internal Error because of overlapping row clock region:

    内部エラー: サブシステム: VPR20KMAIN、ファイル: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

    The three top level files, top_level_1.sv, top_level_2.sv and top_level_3.sv are from 3 different designs and each design is different in terms of periphery interfaces, design blocks used etc. So, the developer project (projects with top_level_1.sv and top_level_2.sv) where the partitions are initially compiled and exported from does not have the overall information about the consumer project (project with top_level_3.sv) where the two exported partitions are reused.

    • A clock sector defined by the green box in Figure. 1
    • A row clock region is half-clock sector wide and one LAB row tall represented by the red dotted box in Figure. 1
      • In consumer project when two reused partitions overlap in this region, you will see the above Internal Error
    解決方法

    To work around this problem use logic lock regions in the developer project to avoid having two reused partitions occupy the same row clock region in the consumer project.

    例えば:

    • From the consumer project where the two partitions will be reused, determine the approximate placement of the yellow and purple partitions. Choose the logic lock constraints for the two partitions such that there is no overlap of the row clock region.
    • In the developer project, with the top_level_1.sv, use logic lock region constraints identified from the consumer project for the purple partition, followed by compilation and export of the partition at final stage.
    • 開発者プロジェクトでは 、top_level_2.svを使用して、コンシューマー・プロジェクトから識別されたロジック・ロック領域制約を黄色のパーティションに使用し、最後の段階でパーティションのコンパイルとエクスポートを行います。
    • top_level_3.svを使用してコンシューマー・プロジェクトで再利用する際にエクスポートされたパーティションは、重複しないロジックロック制約を使用して開発者プロジェクトで定義された配置を維持します。

    This problem is scheduled to be fixed in a future version of the Intel Quartus Prime Pro software.

    トランシーバー・バンクにインテル® Stratix® 10 個のパーティションを配置できず、別のプロジェクトでエクスポート、再利用できないのはなぜですか?

    Why I can’t place Intel® Stratix® 10 partitions adjacent to the I/O Bank of EMIF/PHY Lite/LVDS Interfaces, export and reuse in another project?

    内部エラー: サブシステム: PTI、ファイル: /quartus/tsm/pti/pti_tdb_builder.cpp

    内部エラー: サブシステム: LALE、ファイル: /quartus/legality/lale/lale_new_solver.cpp

    免責事項

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