記事 ID: 000087348 コンテンツタイプ: エラーメッセージ 最終改訂日: 2017/08/07

Error (18496): Output is too close to PLL clock input pin

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・バージョン 16.1 でピン割り当てが行えないMAX® 10 デバイスをターゲットにしたデザインをコンパイルする際に、このエラーメッセージが表示されることがあります。

 

解決方法

To work around this issue, manually assign the location of the affected pin away from a PLL clock input pin in Assignment Editor.

This issue is fixed in Quartus Prime version 17.0.

関連製品

本記事の適用対象: 1 製品

インテル® MAX® 10 FPGA

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