記事 ID: 000087219 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/05/18

Arria V and Cyclone V Hard IP for PCIe IP Core Do Not Cycle through Gen1 and Gen2 Data Rates in CBB Testing

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    When performing the TX Eye Test as part of the PCI Express Compliance Base Board (CBB) testing, the Arria V and Cyclone V Hard IP for PCIe do not cycle through the Gen1 and Gen2 data rates.

    解決方法

    This issue is fixed in version 13.0 of the Hard IP for PCI Express IP Cores.

    関連製品

    本記事の適用対象: 2 製品

    Arria® V FPGA & SoC FPGA
    Cyclone® V FPGA & SoC FPGA

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