記事 ID: 000087218 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/09

Arria V GZ Hard IP for PCI Express Qsys Example Design Shows Incorrect Connection for Transceiver Reconfiguration Controller Reset

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

The following Qsys example designs for the Arria V GZ Hard IP for PCI Express IP Core shows two reset outputs driving the reset input to the Transceiver Reconfiguration Controller mgmt_rst_reset port: Gen1 x4, Gen1 x8, Gen2 x1, and Gen2 x4.

解決方法

This is issue is fixed in version 13.1 Update 1 of the Quartus II software.

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インテル® プログラマブル・デバイス

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