記事 ID: 000087213 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/06/15

Stratix® 10 E タイル・デバイス・トランシーバー IP の複数のインスタンスを使用すると、ホールドタイム違反が発生するのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Stratix® 10 E タイル・トランシーバー・ネイティブ PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® 10 E タイル・デバイス・トランシーバー IP の複数のインスタンスを使用する場合に、ノーカットのフォルスパスによって発生するホールドタイム違反が発生することがあります。

ホールドタイム違反には、2 つの独立したトランシーバー IP インスタンスからクロック処理された AIB レジスターが関係しています。IP は IP 内の複数のチャネル間にフォルスパスを適用する必要がありますが、複数のトランシーバー IP 間にフォルスパス SDC 制約を適用する必要があります。

解決方法

この問題を回避するには、トップレベル SDC ファイルでset_false_path制約を適用します。

以下の例は、無関係なトランシーバー IP の 2 つのノード間にフォルスパスを適用する方法を示しています

パスを無視:

set aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

set aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

次のステップ: フォルスパスの設定

set_false_path -から aib_tx_internal_div_reg_col -to aib_fabric_transfer_clk_col

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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