詳細
インテル® Quartus® Prime ソフトウェア・バージョン 19.4 以前のバグにより、インテル Stratix® 10 および Intel Agilex® 7 FPGA E タイル・トランシーバー・デバイスでイーサネット・インテル FPGA IP向けインテル® E タイル・ハード IP のコピー 2 つをインスタンス化すると、以下のインテル® Quartus® Prime Fitter が表示されることがあります。
エラー (15653): 次の原子の有効な構成が見つかりません。古いトランシーバー PHY IP コアを更新し、不正なピン割り当てを修正し、デザインを再コンパイルします。
エラー (15744): 原子内 <path>|alt_ehipc3_0|alt_ehipc3_hard_inst|EHIP_CORE.c3_ehip_core_inst'
エラー (15744): 設定は、次の条件の 1 つ以上に一致する必要があります。
エラー (15744): ( トポロジ != EHIP_4CH_PTP_FEC )
このエラーは、イーサネット向け 2 つのインテル® E タイル・ハード IP が、PTP および RSFEC を有効にして 100GbE 用に構成され、隣接する PTP ブロックに制限されている場合に表示されることがあります。
例えば：
- PTP および RSFEC を有効にして 100GbE 向けに構成されたイーサネット向け 2 つのインテル® E タイル・ハード IP (EHIP ロケーションの使用を制約あり、EHIP_CORE_0と EHIP_CORE_1 が適合しない可能性がある)
- PTP および RSFEC を有効にして 100GbE 向けに構成されたイーサネット向け 2 つのインテル® E タイル・ハード IP (EHIP ロケーションの使用を制約あり、EHIP_CORE_2と EHIP_CORE_3 が適合しない可能性がある
- 2 つのインテル® E タイル・ハード IP (PTP および RSFEC を有効にして 100GbE 用に構成。EHIP ロケーションの使用を制約あり) EHIP_CORE_0および EHIP_CORE_2 に適合する場合がある
- PTP および RSFEC を有効にして 100GbE 向けに構成されたイーサネット向け 2 つのインテル® E タイル・ハード IP (EHIP ロケーションでの使用を制約あり、EHIP_CORE_1と EHIP_CORE_3 が適合する場合があります)
解決方法
この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 20.1 以降で修正されています。