次のフィッターエラーは、同じ I/O 列の I/O バンクに配置された 2 つの独立した外部メモリー・インターフェイスインテル® Cyclone®10 DDR3 IP を実装しているプロジェクトで発生する可能性があります。これは、global_reset_nポートに接続されたリセット信号を共有していますが、クロックを共有していません。
Error(18090): External memory and PHYLite interfaces must share common clock and reset signals when constrained to the same I/O column. The following conflicting signals were found:
Info(18087): 信号: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
Info(18087): Signal: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
In this configuration, the DDR3 IP global_reset_n ports must be connected to the same reset signal. Note that DDR3 clock sharing (pll reference clock or core clocks) is optional.
To work around this fitter error:
- インテル® Cyclone® 10 DDR3 IP パラメーター Diagnostics > デザイン例 > インシステムソースアンドプローブ (ISSP) を有効にする が選択されていないことを確認します。
- プロジェクトの .qsf ファイルに以下のように ISSP の割り当てがある場合は、コメントアウトするか、削除してください。
set_global_assignment -name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"
The enabling of ISSP in a project causes the DDR3 IP reset signals to be interpreted by the Intel Quartus® Prime Pro Edition Software as being different, even though they are connected to the same signal source.