記事 ID: 000087204 コンテンツタイプ: トラブルシューティング 最終改訂日: 2011/11/24

UniPHY 対応 DDR2 / DDR3 SDRAM コントローラーの場合、Stratix V デバイスで平準化できないデザイン

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

If you target Stratix V devices with a IP core without leveling, the design fails.

解決方法

To work around this issue, disable the DM pins.The MegaWizard interface does not support design without leveling targeting Stratix V devices (the option is disabled), but you can generate a Stratix V design with leveling.

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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