記事 ID: 000087203 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/08/19

ATX PLL を使用した場合、PCI Express IP コアのStratix V ハード IP で coreclkout の周波数が正しく報告されない場合

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    The frequency of coreclkout is reported incorrectly for the Stratix V Hard IP for PCI Express IP Core when the ATX PLL is used in Gen1 devices. The Quartus II software reports a frequency for coreclkout that is one half the actual frequency.

    解決方法

    The workaround is to add the following Synopsys Design Constraint (SDC) for coreclkout:

    create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    For example, if TimeQuest reports a 16 ns clock, the SDC is:

    create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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