詳細
Due to an enhancement in the Intel® Quartus® Prime Pro Edition software version 21.2, the error message shown above will be seen during compilation if the Configuration via Protocol (CvP) CvP Settings in Device and Pin Options is set to “Initialization and Update” but the option “Enable_CvP (Intel_VSEC)” is not checked in the Intel® FPGA F-Tile Avalon® Streaming IP for PCI Express*, R-tile Avalon® Streaming Intel® FPGA IP for PCI Express* or in the P-Tile Intel® FPGA IP for PCI Express* core.
解決方法
この問題を回避するには、次の設定で CvP 機能を使用してください。
- Set CvP Settings to “Initialization and update” in Device and Pin options.
- PCI Express* 向け F タイル Avalon® ストリーミング IP、PCI Express* 向け R タイル Avalon®・ストリーミング・インテル® FPGA IP、または PCI Express* コアの P タイル インテル® FPGA IPで、インテル® FPGA FVP(インテル® VSEC)オプションを有効にします。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。