記事 ID: 000087193 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/30

RapidIO II MegaCore ファンクション・ユーザーガイドでは、sys_clkおよびトランシーバー・リファレンス・クロックの制約については説明しません。

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

The two RapidIO II IP core input clocks, sys_clk and tx_pll_refclk, must derive from a common clock source. If your design does not enforce this constraint, the IP core may experience FIFO underflow or overflow. However, the RapidIO II MegaCore Function User Guide does not document this constraint.

解決方法

To avoid this issue, ensure that your Avalon system clock, sys_clk, and TX PLL reference clock, tx_pll_refclk, derive from a common clock source.

この問題は RapidIO のバージョン 14.0 で修正されています。 II MegaCore ファンクション・ユーザーガイド

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