記事 ID: 000087186 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/06/15

Arria 10 SoC デザインでFPGA IP へのアクセスエラーが発生する原因

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

In the Arria® 10 U-Boot bootloader in SoC EDS version 15.1.2 and earlier, there is a NOC timeout that is erroneously left enabled by the reset_assert_all_bridges function. This timeout can be reached if IP in the FPGA is slow to respond, resulting in an access error.

解決方法

This problem is scheduled to be fixed in the next release of SOC EDS. There is a patch available to address this issue with previous releases here:  https://github.com/altera-opensource/u-boot-socfpga

関連製品

本記事の適用対象: 1 製品

インテル® Arria® 10 SX SoC FPGA

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