記事 ID: 000087119 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/01/01

50G Interlaken MegaCore ファンクション・ユーザーガイドは、10 TX PLL Arria接続するのに不十分な情報を提供します

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    50G Interlaken MegaCore ファンクションによると ユーザーガイド、ユーザーロジックは入力を駆動する必要があります tx_pll_locked 論理 AND を備えたArria 10 100G Interlaken IP コアへの信号 Arria pll_locked 10 TX の出力信号のうち PLL IP コア。ただし、この情報は不完全です。入力 論理 AND への信号には、それぞれの逆数も含む必要があります。 TX PLL pll_cal_busy 信号。

    単一の外部 TX PLL の場合のイラストは、 図 5-3 を参照して、Arria 10 PLL とArria 10 100G Interlaken MegaCore 「100G Interlaken IP の移行」における機能接続図 Stratix V から Arria 10 デバイスまでのコア」 のArria 10 移行ガイド

    解決方法

    この問題を回避する方法はありません。このエラーの手順に従って、Arria 10 個の外部 TX PLL を 50G Interlaken IP コアに接続していることを確認します。

    この問題は 、50G Interlaken MegaCore ファンクション・ユーザーガイドのバージョン 14.1で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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