記事 ID: 000087095 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/02/08

CvP アップデート・ストレス・テストがトランシーバー・リコンフィグレーション・コントローラーを含むArria V GZ デザインで失敗する可能性がある

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    CvP アップデート・ストレス・テストは、Stratix V GX ハード時に失敗する可能性があります。 PCI Express IP コアデザイン向け IP にはトランシーバーも含まれています リコンフィグレーション・コントローラー IP コアこのハードウェアの問題は、 CvP 初期化に影響を与えます。

    解決方法

    一部のシステムでは、トランシーバー・リコンフィグレーションを削除します。 Avalon Memory-Mapped を接続したシステムデザインのコントローラー IP コア (Avalon-MM) interface_sel 各チャネルの信号または PLL ~ 1'b1 ではこの問題が解決します。interface_sel信号は reconfig_to_xcvr[44] 次の 各チャネルまたは PLL。ただし、この回避策では、次の問題を回避できます。 トランシーバーの 6 チャネルに異なるプロトコルを割り当てる 銀行。包括的なソリューションが調査中です。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V GZ FPGA

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