記事 ID: 000087079 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/05/18

PCI Express Gen3 x8 のStratix V ハード IP で列挙エラーが発生する可能性

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    第 3 世代 x 8 タイプの PCI Express* 向けStratix V GX ハード IP IP コアは、アダプティブ・イコライゼーションの際に列挙中にエラーが発生する可能性があります。 (AEQ) は LTSSM 速度変化状態の間にアクティブになります。

    解決方法

    この問題は、ハード IP のバージョン 12.1 SP1 で修正されています。 PCI Express* IP コア

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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