記事 ID: 000087018 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/04/15

Errata - Quartus® II ソフトウェア・バージョン 12.1 SP1 の既知のArria V タイミング・モデルの問題

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Quartus® II ソフトウェア・バージョン 12.1 SP1 のArria® V デバイスを対象とするデザインでは、一部のタイミング遅延に関する既知の問題があります。

    最新の回避策情報と新しく報告された問題については、このソリューションを参照してください。

    HSSI 出力クロックと fPLL refclk 入力間の遅延の欠落

    次の条件に該当する場合、Arria V デバイスを対象とするデザインでクロックパスに遅延が見つかりません。

    1. HSSI クロック出力と fPLL refclk 入力の間に接続があります。
    2. この接続には、IQTXRXCLK ルーティング・リソースが含まれています。
    3. この接続は、グローバル、地域、または周辺クロック・ネットワークを経由しません。

    このクロック接続は、Alteraによって分散された Intellectual Property コアを使用しません。

    解決方法

    このソリューションは今後更新される予定です。デザインに影響があるかどうかを判断する方法と、問題を回避する方法について詳しく説明します。

    関連製品

    本記事の適用対象: 5 製品

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。