記事 ID: 000087013 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/06/18

ハード・プロセッサー・システムを使用するCyclone V デバイスにおける LPDDR2 インターフェイスのディープ・パワーダウンの問題

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は LPDDR2 製品に影響を与えています。

    次を使用するCyclone V デバイスをターゲットとする LPDDR2 インターフェイスでは、 ハード・プロセッサー・システム (HPS)、オート・パワーダウン (APD) 機能の場合 が有効であり、アクティビティの不足によってトリガーされています。明示的な ディープ・パワーダウン (DPD) モードへのユーザーリクエストが認識されない場合があります。 この問題は、システムが明示的な DPD リクエストを無視するためです。 すでに APD トリガー DPD モードになっています。

    解決方法

    この問題の回避策は、HPS メモリーが APD 機能の結果として、コントローラーが DPD モードに入っていません。 実行することでメモリー・コントローラーを APD モードから終了させることができます。 任意のアドレスに対するスライトコマンド。

    推奨される手順は次のとおりです。

    1. ディープ・パワーダウン・リクエストを発行します。
    2. メモリーアドレスに書き込みコマンドを発行します。

    この問題は修正されません。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V FPGA & SoC FPGA

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