記事 ID: 000086983 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/09

PCI Express Qsys のStratix V ハード IP デザイン例でトランシーバー・リコンフィグレーション・コントローラーのリセットに不正な接続が示されている

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

次の Qsys のサンプルデザインは、Stratix V ハード向けです。 PCI Express IP コアの IP は、リセットを駆動する 2 つのリセット出力を示しています トランシーバー・リコンフィグレーション・コントローラー・ mgmt_rst_reset ポートへの入力: Gen1 x4、Gen1 x8、Gen2 x1 および Gen2 x4。

解決方法

この問題は、インテル® Quartus® ソフトウェア・アップデート 1 のバージョン 13.1 で修正されています。 II ソフトウェア。

関連製品

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インテル® プログラマブル・デバイス

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