記事 ID: 000086982 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/08/21

クリティカル警告: _p0_pin_map.tcl: ピンの PLL クロックが見つからない

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Arria向け® V とCyclone® V ハード・メモリー・コントローラー (HMC) デザインでは、MPFE クロック (mp_cmd_clk_0_clk、mp_rfifo_clk_0_clk、mp_wfifo_clk_0_clk) が HMC PLL ではなくスタンドアロン PLL によって生成された場合に、次のクリティカル警告が表示されます。

クリティカル警告: _p0_pin_map.tcl: ピン   の PLL クロックが見つからない

警告: _p0_pin_map.tcl: すべてのドライバー・コアの CK ピンが見つからない

解決方法

次の回避策を適用する必要があります。

ステップ 1) _p0_pin_map.tcl ファイルを開いて変更します。 

{[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {


次の機能を備


{[string compare -nocase (driver_core_ck_pins) ""] != 0 > [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

ステップ 2)_p0.sdc ファイルで、MPFE クロック入力を駆動するクロックにpll_driver_core_clockを変更 します (mp_cmd_clk_0_clk、mp_rfifo_clk_0_clk、mp_wfifo_clk_0_clk)。

この問題は、インテル® Quartus®® II ソフトウェアの今後のリリースで修正される予定です。

 

関連製品

本記事の適用対象: 10 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA

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