記事 ID: 000086981 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/05/18

Stratix V Avalon-MM PCI Express IP コア信号のハード IP は、サイクルごとに複数のパケットが有効になっている場合に変更されます

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® II ソフトウェアのバージョン 12.0 で、複数のソフトウェアを有効にしている場合 PCI Express 向けStratix V ハード IP におけるサイクルあたりのパケット数 IP コア GUI:次のトップレベルのポートが 1 ビットから 1 ビットに変更 2 ビット: rx_st_valid rx_st_err tx_st_valid 、、、 および tx_st_err . 各 2 ビット・ベクトルのビット 1 データの上位 2 qqf に適用されます。各ベクトルのビット 0 が適用されます データの低い 2 q 分の 2 まで。 Stratix V ハード IP PCI Express ユーザーガイドでは 、これらのポートを 1 つとして定義します ビット。

解決方法

この問題は、Quartus® II のバージョン 12.0 SP1 で修正されています。 ソフトウェア。。

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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