PCI Express* の Arria® 10 ハード IP のタイミング制約に問題があるため® Time Agile で次の警告が表示される場合があります。
ノード: |altpcie_a10_hip_hwtcl:pcie_1x|altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_a10_hip_pllnphy:g_xcvr.altpcie_a10_hip_pltiumphy|phy_g1x1:g_xcvr.g_phy_g1x1.phy_g1x1|altera_xcvr_native_a10:phy_g1x1|twentynm_xcvr_native:g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5es2:twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5es2:inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface~pma_hclk.reg はクロックであると判断されましたが、関連するクロック割り当てなしで検出されました。
このクロックを正しく制約するには、次のタイミング制約を適用します。
create_generated_clock -name {pcie_1x|pma_hclk_by2} - source [get_pins -compatibility_mode {*altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pltiumphy|g_pll.g_pll_g1g2x1.fpll_g1g2x1|fpll_g1g2x1|fpll_refclk_select_inst|refclk}] - duty_cycle 50.000 -multiply_by 5 -divide_by 2 [get_pins -compatibility_mode {*altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pltiumphy|g_xcvr.g_phy_g1x1.phy_g1x1|phy_g1x1|g_xcvr_native_insts[0]。twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_twentynm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2}]
この問題は、Quartus® ソフトウェアのバージョン 15.0 以降で修正されています。