記事 ID: 000086944 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/01/31

インテル® Stratix® 10 外部メモリー・インターフェイス DDR4 IP が、インテル Quartus® Prime タイミング・アナライザーのwf_clkクロックで最小パルス違反を示すのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・バージョン 17.1.1 の問題により、インテル Stratix® 10 外部メモリー・インターフェイス DDR4 IP を実装したプロジェクトのインテル Quartusコンパイル Timeのレポートで、wf_clk_クロックに関連する最小パルス幅タイミング違反が表示される場合があります。

    インテル Stratix 10 DDR4 サンプル・デザイン・プロジェクトの最小パルス幅タイミング違反の例は、-0.058 というスラック・エラーがemif_s10_0|emif_s10_0_wf_clk_3されています。

    解決方法

    wf_clkクロックの最小パルス幅違反は無視できます。
    この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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