記事 ID: 000086929 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/05

インテル® Arria® 10 または インテル Stratix® 10 DQ/DQS x4 コンフィグレーションが、ピン配置ドキュメントおよび インテル Quartus® Prime ピンプランナーの DQ / DQS ピンビューに従わないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

EMIF IP が x4 DQ /DQS グループで DDR3 または DDR4 として設定されている場合、Quartus® Prime はデバイスのピン配置ファイルで定義されている x4 DQ/DQS グループに従わないピン位置に DQ ピンを自動的に割り当てることができます。

解決方法

x4 DQ/DQS 構成のインテル® Arria® 10 またはインテル Stratix® 10 I/O アーキテクチャーでは、x12 I/O レーン内の任意の DQ I/O 位置に DQ ピンを割り当てることは合法です。

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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