IOPLL ソフト・フィックスが有効になっているプリプロダクション・Arria® 10 SoC デバイス (ES、ES2) を対象とするデザインでは、ハード・プロセッサー・システム (HPS) の SDRAM L3 インターコネクトがコールド HPS またはウォーム HPS リセット後に破損し、HPS 接続外部 SDRAM または SDRAM マップド・レジスターにアクセスするとトランザクションが不完全になる可能性があります。
この問題は非常に断続的であり、HPS IP インスタンスのglobal_reset_n入力に対するArria 10 外部メモリー・インターフェイスが HPS リセット出力によって表明された場合にのみ発生します。 いったん破損すると、HPS または SoC のFPGA部分のマスターが SDRAM L3 インターコネクトにアクセスすると、インターコネクトがロックされる可能性があります。 症状としては、U-Boot コンソールのFPGA構成完了を示した直後に HPS 起動が断続的に停止する、または HPS SDRAM キャリブレーションが成功した場合が含まれます。
ロック状態から回復するには、SDRAM L3 インターコネクトをリセットする必要があります。 HPS マスターアクセスによるロックアップの場合、HPS 全体をコールド・リセットまたはウォーム・リセットしてリカバリーする必要があります。そうでない場合、HPS のリセット・マネージャーにある brgmodrst.ddrsch レジスター・ビットを使用して、ソフトウェア制御下でインターコネクトをリセットすることが可能です。
この問題は、HPS EMIF IP インスタンスのglobal_reset_n入力を非アクティブなロジック High 状態に永続的に接続することで回避できます。 お使いのアプリケーションと互換性がない場合は、Alteraにお問い合わせのうえ、お使いのアプリケーションに関するサポートとリセットシーケンスの回避策を確認してください。
注: この問題は、IOPLL エラー・ソフト修正が有効になっている場合、プリプロダクション (ES ES2) Arria 10 SoC デバイスにのみ影響します。 この問題は本番環境のデバイスでは影響を受けません。